Formal Equivalence Checking and Design Debugging

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Beschreibung

Formal Equivalence Checking and Design Debugging

1 Einleitung. - 1. 1 Interessante Probleme. - 1. 2 Organisation. - I Gleichwertigkeitsprüfung. - 2 Symbolische Verifizierung. - 3 Inkrementelle Verifizierung für Kombinatorschaltungen. - 4 Inkrementelle Verifizierung für sequentielle Schaltkreise. - 5 AQUILA: Ein lokaler BDD-basierter Äquivalenzverifizierer. - 6 Algorithmus zur Überprüfung von neu getimten Schaltkreisen. - 7 RTL-zu-Gate-Verifizierung 123. - II Logik-Debugging. - 8 Einführung in das Logik-Debugging. - 9 ErrorTracer: Fehlerdiagnose durch Fehlersimulation. - 10 Erweiterung auf sequentielle Fehlerdiagnose. - 11 Inkrementelle Logik-Entzerrung. Sprache: Englisch
  • Marke: Unbranded
  • Kategorie: Bildung
  • Künstler: Shi-Yu Huang
  • Format: Taschenbuch
  • Verlag / Label: Springer
  • Sprache: Englisch
  • Erscheinungsdatum: 2012/09/30
  • Seitenzahl: 229
  • Fruugo-ID: 343652760-752833792
  • ISBN: 9781461376064

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