1. Sprachliche Elemente. - 1. 1 Warum VHDL für digitale Designs? - 1. 2 Hervorstechende Punkte gleichzeitiger Aussagen. - 1. 3 Bewachte Signalzuweisungen. - 1. 4 Signale und Anschlüsse. - 1. 5 Konfigurationen. - 1. 6 Arithmetische Probleme und Operatoren. - 1. 7 PAKET STD_LOGIC_1164. - 1. 8 Bereichsbeschränkung in der Typdefinition. - 1. 9 gemeinsam genutzte Variablen. - 2. Felder. - 2. 1 Darstellungen von Array-Strukturen. - 2. 2 Arrays Legale Operationen. - 2. 3 Array-Slices und -Bereiche. - 2. 4 Array-Initialisierung. - 2. 5 konstante Arrays im Fall. - 2. 6 eingeschränkte und uneingeschränkte Arrays. - 2. 7 Mapping-Arrays unterschiedlicher Größe. - 2. 8 Uneingeschränktes Aggregieren mit Anderen. - 2. 9 unzulässige Array-Typen. - 3. Treiber. - 3. 1 Gehäuse für mehrere Treiber 1. - 3. 2 Mehrere Treiber Fall 2. - 3. 3 Mehrere Treiber Fehlerfall 3. - 3. 4 Fehlerkomponente mit mehreren Treibern. - 3. 5 Codierungsstil für die Erkennung mehrerer Treiber. - 4. Unterprogramme. - 4. 1 Nebenwirkungen eines Verfahrens. - 4. 2 Garbage Collection von dynamisch erstellten Objekten. - 4. 3 akzeptable Typen in Parameterlisten für Funktionsaufrufe. - 4. 4 Legt Deklarationen in Prozeduren ab. - 4. 5 Mehrfacher Zugriff auf dieselbe Datei. - 4. 6 Datei-Array. - 4. 7 Konvertierungsfunktion von Ganzzahl in Zeit. - 4. 8 Normalisierung in Unterprogrammen. - 5. Pakete. - 5. 1 Typisierte Objekte in Zeichenketten konvertieren. - 5. 2 Drucken von Objekten aus vhdl. - 5. 3 Signaturregister mit mehreren Eingaben (Misr). - 5. 4 Aufbau eines linearen Feedback-Schieberegisters (Lfsr). - 5. 5 Generierung von Zufallszahlen. - 5. 6 Verzögerte Konstante in der Paketdeklaration. - 5. 7 komplexe Zahlen und überladene Operatoren. - 5. 8 IEEE-Normen. - 6. Modelle. - 6. 1 großes Rammmodell für die Simulation. - 6. Modell mit 2 Null-Ohm-Widerstand (Drahtbrücke). - 6. 3 Fehler Injektor-Modell. - 6. 4 Transfer-Gate (Schalter). - 7. Synthese. - 7. 1 Unterstützte/nicht unterstützte Konstrukte für die Synthese. - 7. 2 Regeln für die Empfindlichkeit der Synthese. - 7. 3Latch/Register/Kombinationslogik. - 7. 4 Latch-Inferanz in Funktionen. - 7. 5 Initialisierung und Lebensdauer von Variablen. - 7. 6 Warte-Anweisung. - 7. 7 Definieren von Schieberegistern in der Synthese. - 7. 8 Datei registrieren. - 7. 9 Multiplexer-Modell. - 7. 10 Demultiplexer-Modell. - 7. 11 Tonnenschalthebel. - 7. 12 Verwendung von "kümmert sich nicht um den Fall". - 7. 13 Parametrisierter Prioritätsgeber. - 7. 14 Erzeugen einer synchronen Vorladung. - 7. 15 Technologie und VHDL-Code-Design. - 7. 16 Synthese von Tri-States. - 7. 17 Zuordnung von Unterelementen. - 7. 18 Endliche Zustandsmaschine (Fsm). - 7. 19 One-Hot-Codierung. - 7. 20 Instanziieren von Synopsys Designware-Komponenten. - 7. 21 Gemeinsame Nutzung von Ressourcen. - 7. 22 Anwendung digitaler Designerfahrungen. - 7. 23 Identifizierung des Adressbereichs über abgeleiteten Komparator. - 7. 24 Port-Mapping auf Masse oder Vcc. - 7. Port-Mapping 25 Bit Umkehrung. - 7. 26 Wie man einen Timer in vhdl entwirft. - 7. 27 Festlegen eines Multiplikators. - 7. 28 Verhaltenssynthese. - 8. Design Verification und Testbench. - 8. 1 Verifizierungsprozesse. - 8. 2 Funktionale Überprüfung. - 8. 3 Regressionstests. - 8. 4 Formale Überprüfung. - 8. 5 Bus Functional Model (Bfm) Modellierung. - 8. 6 Anwendung von misr random lfsr Paketen für die Autoregression. - 8. 7 Stärke Abbeizmittel. - 9. Potpourri. - 9. 1 Methoden zur Verbesserung der Simulationsgeschwindigkeit. - 9. 2 Zugriff auf interne Signale von Komponenten. - 9. 3 Übertragen einer Leitung auf ein Signal. - 9. 4 Typdeklaration in mehreren Paketen. - 9. 5 Internet - Häufig gestellte Fragen. - 9. 6 VHDL-Texteditor?. - 9. 7 Lebenswichtig. - 9. 8 Verhaltensmodellierung. - 9. 9 Abschließende VHDL-Prüfung. - 10. Design für die Wiederverwendung. - 10. 1 Designprozesse für Wiederverwendbarkeit. - 10. 2 Parametrisierter, wiederverwendbarer und lesbarer Code. - 10. 3 Dokumentation von VHDL-Designs. - Anhang A: Zusammenfassung der Syntax von VHDL'93 und VHDL'87. - Anhang B: Paketstandard. - Anhang C: Pakettextio. - Anhang D: Paket Std_Logic_1164. -Anhang E: Paket Std_Logic_Arith. - Anhang F: VHDL-vordefinierte Attribute. Sprache: Englisch